Theoretical Computer Science and General Issues

A Pipelined Multi-core MIPS Machine

Hardware Implementation and Correctness Proof

Autoren: Kovalev, Mikhail, Müller, Silvia Melitta, Paul, Wolfgang J.

  • Demonstrates construction of a multi-core machine with pipelined MIPS processor
  • Broadens the understanding of RISC machines
  • Opens the way to the formal verification of synthesizable hardware for multi-core processors
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Über dieses Lehrbuch

This monograph is based on the third author's lectures on computer architecture, given in the summer semester 2013 at Saarland University, Germany. It contains a gate level construction of a multi-core machine with pipelined MIPS processor cores and a sequentially consistent shared memory.

The book contains the first correctness proofs for both the gate level implementation of a multi-core processor and also of a cache based sequentially consistent shared memory. This opens the way to the formal verification of synthesizable hardware for multi-core processors in the future.

Constructions are in a gate level hardware model and thus deterministic. In contrast the reference models against which correctness is shown are nondeterministic. The development of the additional machinery for these proofs and the correctness proof of the shared memory at the gate level are the main technical contributions of this work.

Inhaltsverzeichnis (9 Kapitel)

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Bibliografische Information

Bibliographic Information
Buchtitel
A Pipelined Multi-core MIPS Machine
Buchuntertitel
Hardware Implementation and Correctness Proof
Autoren
Titel der Buchreihe
Theoretical Computer Science and General Issues
Buchreihen Band
9000
Copyright
2014
Verlag
Springer International Publishing
Copyright Inhaber
Springer International Publishing Switzerland
eBook ISBN
978-3-319-13906-7
DOI
10.1007/978-3-319-13906-7
Softcover ISBN
978-3-319-13905-0
Auflage
1
Seitenzahl
XII, 352
Anzahl der Bilder und Tabellen
147 schwarz-weiß Abbildungen
Themen